西門子與NVIDIA密切合作，宣布旗下 Veloce™ proFPGA CS 硬體輔助驗證與確認系統，可協助晶片設計工程師與系統架構師在首次投片前，執行並擷取數兆次驗證時鐘週期，進而實現更完善的設計優化迭代。
作為雙方長期策略合作的重要成果，NVIDIA與西門子聯手攻克過去業界認為難以達成的技術目標。透過西門子 Veloce proFPGA CS 可擴充、效能最佳化的硬體架構，結合NVIDIA高效能晶片架構，僅需短短數天即可完成數十兆次時鐘週期的驗證擷取作業。
西門子數位工業軟體硬體輔助驗證事業部資深副總裁暨總經理 Jean-Marie Brunet 表示：「NVIDIA與西門子在多個領域展開深度合作，近期更聚焦於硬體輔助驗證方法論的全面升級，特別是基於FPGA的原型驗證技術，以因應高複雜度 AI/ML SoC 帶來的嚴苛驗證與確認需求。Veloce proFPGA CS 將高度靈活、可擴充的硬體架構，與先進易用的實作及除錯軟體流程完美整合，徹底解決上述挑戰；無論是單 FPGA 的 IP 核心驗證，抑或是數十億閘級的小晶片（chiplet）設計，都能為客戶提供最適合的解決方案。」
NVIDIA硬體工程事業部副總裁 Narendra Konda 表示：「隨著 AI 與運算架構的複雜度持續攀升，晶片研發團隊亟需高效能的驗證解決方案，以完成大量工作負載的驗證，加速產品上市時程。深度整合NVIDIA效能最佳化的晶片架構與西門子 Veloce proFPGA CS 深度整合，可協助設計工程師在短短數天內完成數兆次時鐘週期的驗證，為下一代 AI 技術的可靠度保障，提供所需的規模支援。」
基於FPGA的原型驗證系統具備極佳的執行速度，其執行投片前用以驗證工作負載的耗時遠低於軟體模擬（Simulation），甚至遠勝於硬體加速（Emulation）。然而當前 AI/ML 設計對驗證能力的要求持續提升，其原因除了晶片本身的複雜度提升，也來自於配套軟體的高度複雜化。
為因應產業發展需求、確保產品上市時程與可靠度，能在短時間內執行數兆次時鐘週期的能力，已成為晶片驗證的核心必要條件。傳統的軟體模擬與硬體模擬驗證工具，在合理的實際作業時程內，僅能支援數百萬次時鐘週期驗證，即便在最佳化場景下，最多也僅能達到數十億次的規模，無法實現更大規模擴充。
