引進AMD Vitis™硬體循環，驗證更快、交付更及時
AMD Vitis™ 硬體在環 (Vitis HIL) 連接了模擬和硬體啟動，支援直接從現有的 MATLAB® 或 Python™ 測試環境在評估硬體上進行系統級驗證。團隊可以重複使用熟悉的測試平台、激勵產生、參考模型和結果分析工作流程，而無需為硬體驗證重新建構這些元件。
Vitis HIL 並非取代仿真，而是在需要更高速度、規模或硬體保真度時，將驗證擴展到實際晶片。
僅使用軟體對異構系統進行模擬可能很複雜
考慮一個典型的異構 DSP 設計：一個多相通道化器，它基於 AMD Versal VC1902 自適應 SoC，並結合 AI Engine 核心和 HLS 編譯的可程式邏輯（PL）架構實作。設計以 8.75 GHz 的輸入取樣率運行，並產生 16 個子通道輸出。使用 AI Engine 模擬器或週期精確的 RTL 模擬進行端對端驗證，需要數百萬個輸入樣本來確認收斂性、子通道分離度和頻譜保真度。在軟體中處理這些實際資料集可能耗時很長，而相同的工作負載在目標硬體上運行速度要快得多。因此，僅透過模擬來探索級聯長度、SSR 因子和旋轉精度等參數變得不切實際。
軟體模擬必須對每個管線階段、記憶體存取和核心間資料傳輸進行建模，而 AI 引擎陣列則以 1.25 GHz 的頻率並行執行這些操作，並具有確定性的、週期精確的時序。對於上述 16 通道多相通道化器，驗證目標取樣率下子帶分離和相位對齊的最直接方法是在晶片上運行該設計並直接觀察輸出。
Vitis HIL 在物理矽片上運行設計，而不是進行模擬或依賴行為模型。 AI 引擎核心在 VCK190 上的實體 AI 引擎陣列上以編程時脈頻率（通常為 1.25 GHz）執行，而 PL 架構則以其綜合時脈頻率運作。記憶體存取使用實際的可程式片上網路 (NoC) 和區塊 RAM 層次結構。因此，主機端觀測能夠捕捉到真實的管線延遲、定點舍入、飽和行為以及軟體模擬可能無法揭示的與時序相關的邊界情況。
對於複雜的 DSP 應用，硬體速度執行能夠使測得的效能直接代表實際部署情況。一個使用 400 個 AI Engine 模組、運行頻率為 1.25 GHz 的多相濾波器組以硬體速度處理測試向量，因此使用 Vitis HIL 測得的延遲和吞吐量是實際部署系統將展現的值，而不是從模擬週期數得出的估計值。
十步了解其工作原理
Vitis HIL 工作流程分為兩個階段。第一階段是一次性的建造和電路板設定過程。第二階段是迭代測試循環，用於在設計演進過程中進行測試。工程師僅在硬體架構發生變化時才重複第一階段，而不是在例行測試迭代期間。
第一階段：準備工作
- 使用您的人工智慧引擎和可程式邏輯內容配置 Vitis 子系統
- 使用單一建置命令產生可啟動的 SD 卡映像
- 將影像寫入 SD 卡
- 插入 SD 卡並開啟開發板電源
- 在板上啟動 Vitis HIL 伺服器
第二階段：測試
使用現有的 MATLAB® 或 Python™ 腳本在主機上產生刺激幀。輸入資料被封裝在符合 Vitis HIL 介面規範的類型化訊框物件中：無需格式轉換。
- 呼叫 Vitis HIL 運行函數並傳入輸入幀列表。客戶端透過 TCP 協定對資料進行編組，發起與 AI 引擎 PLIO 介面的 DMA 傳輸，並等待輸出。
- AI 引擎陣列和 PL 架構以全矽時脈頻率執行計算。輸出資料累積在板上的 DMA 輸出緩衝區中。
- 運行呼叫會傳回已處理的輸出幀。測試序列末端的清空循環會將硬體管線中剩餘的所有資料清除乾淨。
直接在 MATLAB® 或 Python™ 中應用參考比較、頻譜分析、誤碼率計算或任何現有的驗證方法：無需輸出格式轉換。
核心思想：
現有的 MATLAB® 或 Python™ 驗證腳本在適合 Vitis HIL 框架和執行 API 時，通常可以保留其激勵產生和結果分析邏輯。
往返路徑包括激勵生成、乙太網路傳輸、DMA 傳輸至 AI 引擎 PLIO 介面、運算、DMA 讀取、乙太網路返回和結果交付。總延遲包括內核管線填充時間以及大約 2–5 µs 的傳輸開銷。對於大幀，建議從核心幀大小的四倍開始（DMA 和 TCP 開銷在處理時間中所佔比例可忽略不計，且持續吞吐量接近乙太網路子系統可用的記憶體頻寬）。測試序列結束後，getStats() API 會報告每個連接埠的 DMA 傳輸計數和測量吞吐量，以便與設計規格進行比較。
專為AI引擎和純PL設計
Vitis HIL 以 Vitis 子系統 (VSS) 為核心構建，VSS 將 AI 引擎圖和 HLS PL 內核打包成一個可重複使用的 IP 模組。雖然該流程主要針對異質系統設計，但 VSS 也可以僅包含 HLS PL 核心。在這種配置下，hil_gen 會產生一個位元流和 Vitis HIL 伺服器鏡像，將 PL 核心直接連接到乙太網路支援的 DMA 基礎架構。 MATLAB® 或 Python™ API 的工作方式相同，這使得擁有傳統可程式邏輯 DSP 設計的團隊無需 AI 引擎圖表即可使用相同的驗證方法和評估硬體。
Vitis HIL 為從僅 PL 定點 DSP 實現到完全異質 AI 引擎和 PL 系統的各種設計提供統一的驗證方法，並在兩者之間提供一致的工具和主機 API。
硬體：兩套評估套件，一套流程
Vitis HIL 在兩款 AMD Versal™ 評估套件上均獲得全面支援。兩款套件均採用相同的 10 步驟工作流程。
支援的電路板
VCK190 評估套件： Versal AI 核心系列 (VC1902)。專為航空航太與國防以及低地球軌道 (LEO) 衛星 DSP 工作負載而設計，這些工作負載對尺寸、重量和功耗 (SWaP) 的限制至關重要：雷達訊號處理、聲納、訊號情報和衛星有效載荷應用。
VEK280 評估套件： Versal AI Edge 系列 (VE2802)。針對汽車和工業邊緣應用進行了最佳化：ADAS 感知、感測器融合、機器視覺和即時訊號處理，可在整合到車輛或工業平台之前進行評估。
兩款開發板均透過標準乙太網路連接至主機，並使用相同的 MATLAB® 或 Python™ Vitis HIL API。因此，驗證邏輯可在 VCK190 和 VEK280 目標平台之間重複使用，但硬體設計必須針對每個選定的裝置和開發板進行重新建置。
Vitis HIL 的目標使用者是誰？
Vitis HIL 專為需要超越純軟體模擬實際能力範圍的系統級驗證的團隊而設計，包括：
- 演算法工程師在平台整合前驗證吞吐量、延遲和數值行為。
- 訊號處理工程師驗證DSP工作負載的波形保真度和確定性延遲
- FPGA架構師將AI引擎運算與基於PL的路由、格式化或協定介面集成
- 驗證工程師正在使用真實硬體上的真實資料集來擴展測試覆蓋範圍
- 系統整合商驗證人工智慧引擎和產品生命週期管道的端到端行為
入門指南：工具和許可
Vitis HIL 包含在 AMD Vitis 2026.1 中，並支援 MATLAB® 或 Python™ 主機 API，用於產生激勵、擷取結果和自動執行測試。有關詳細的設定、支援的資料類型、幀大小調整和最佳化指南，請參閱 Vitis HIL 使用者指南 ( UG1865 )。如需實際操作演示，請參閱 Adam Taylor 在 Hackster.io 上的範例。示範了使用 Vitis HIL 在 VCK190 板上對多相通道化器進行端對端驗證。
核心概念：
電路板設定完成後，即可透過 MATLAB® 或 Python™ 執行常規測試迭代，無需手動操作硬體。當設計位元流發生變更時，Vitis HIL 工作流程可以編寫更新腳本、重新啟動 Vitis HIL 伺服器並建立新的 TCP 連接，使此流程適用於自動化和 CI/CD 環境。
準備好在真實晶片上進行驗證了嗎？
了解更多關於 Vitis HIL 的信息，包括逐步講解和操作視頻。
(作者：Udayan Sinha)
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